項(xiàng)目編號(hào)：E1363

文件大小：58K

源碼說明：帶中文注釋

開發(fā)環(huán)境：Verilog

簡(jiǎn)要概述：

clk 為PLL IP核

clk_pipe為流水線各個(gè)插入的clk

CONV1為第一個(gè)卷積層的代碼

CONV2為第二個(gè)卷積層的代碼

FC1為第一層全連接層的代碼

FC2為第二層全連接層的代碼

POOL1為第一個(gè)池化層的代碼

POOL2為第二個(gè)池化層的代碼

ROM為ROM IP核的文件

TOP為頂層文件

Project中存的是工程文件

模型順序?yàn)榫矸e層1->池化層1->卷積層2->池化層2->全連接層1->全連接層2

目錄│文件列表:

 └ 使用FPGA實(shí)現(xiàn)CNN模型

    └ ggz

       └ ggz

          │ clk.v

          │ clk1.v

          │ clk2.v

          │ clk3.v

          │ clk4.v

          │ clk5.v

          │ clk6.v

          │ clk7.v

          │ CNN.v

          │ Conv.v

          │ ConvLay1.v

          │ ConvLay2.v

          │ FCL1.v

          │ FCL2.v

          │ FC_Para_Set1.v

          │ Para_Set1.v

          │ Para_Set2.v

          │ PoolLay1.v

          │ PoolLay2.v

          │ ROM.v

          │ ROM_bb.v

          │ rst_gen.v

          │ softmax.v

          │ tb.v

          │ train-labels.idx1-ubyte

          └ 說明.txt