2021-08-22 18:19:23 索煒達(dá)電子 1339
項(xiàng)目編號(hào):E447
文件大?。?.8M
源碼說明:帶中文注釋
開發(fā)環(huán)境:Verilog
一個(gè)開源的、純verilog編寫的圖像處理庫,包含最基礎(chǔ)的fifo、ram、加減乘除等模塊、直方圖均衡、圖像濾波、圖像增強(qiáng)等基本算法IP
目錄│文件列表:
└ image_processing_on_fpga
└ image_processing_on_fpga
└ memory
├ memory_test
│ │ c5_pin_model_dump.txt
│ │ memory_test.qpf
│ │ memory_test.qsf
│ │ memory_test.qws
│ │ memory_test_nativelink_simulation.rpt
│ ├ db
│ │ │ .cmp.kpt
│ │ │ altsyncram_7o42.tdf
│ │ │ altsyncram_9mc1.tdf
│ │ │ altsyncram_bjc1.tdf
│ │ │ altsyncram_bpc1.tdf
│ │ │ altsyncram_dmc1.tdf
│ │ │ cmpr_g9c.tdf
│ │ │ cmpr_pac.tdf
│ │ │ cntr_4lf.tdf
│ │ │ cntr_6lf.tdf
│ │ │ cntr_76h.tdf
│ │ │ cntr_96h.tdf
│ │ │ cntr_jmf.tdf
│ │ │ cntr_lmf.tdf
│ │ │ cntr_o4h.tdf
│ │ │ cntr_q4h.tdf
│ │ │ memory_test.(0).cnf.cdb
│ │ │ memory_test.(0).cnf.hdb
│ │ │ memory_test.(1).cnf.cdb
│ │ │ memory_test.(1).cnf.hdb
│ │ │ memory_test.(10).cnf.cdb
│ │ │ memory_test.(10).cnf.hdb
│ │ │ memory_test.(11).cnf.cdb
│ │ │ memory_test.(11).cnf.hdb
│ │ │ memory_test.(12).cnf.cdb
│ │ │ memory_test.(12).cnf.hdb
│ │ │ memory_test.(13).cnf.cdb
│ │ │ memory_test.(13).cnf.hdb
│ │ │ memory_test.(14).cnf.cdb
│ │ │ memory_test.(14).cnf.hdb
│ │ │ memory_test.(15).cnf.cdb
│ │ │ memory_test.(15).cnf.hdb
│ │ │ memory_test.(16).cnf.cdb
│ │ │ memory_test.(16).cnf.hdb
│ │ │ memory_test.(17).cnf.cdb
│ │ │ memory_test.(17).cnf.hdb
│ │ │ memory_test.(18).cnf.cdb
│ │ │ memory_test.(18).cnf.hdb
│ │ │ memory_test.(19).cnf.cdb
│ │ │ memory_test.(19).cnf.hdb
│ │ │ memory_test.(2).cnf.cdb
│ │ │ memory_test.(2).cnf.hdb
│ │ │ memory_test.(20).cnf.cdb
│ │ │ memory_test.(20).cnf.hdb
│ │ │ memory_test.(21).cnf.cdb
│ │ │ memory_test.(21).cnf.hdb
│ │ │ memory_test.(22).cnf.cdb
│ │ │ memory_test.(22).cnf.hdb
│ │ │ memory_test.(23).cnf.cdb
│ │ │ memory_test.(23).cnf.hdb
│ │ │ memory_test.(24).cnf.cdb
│ │ │ memory_test.(24).cnf.hdb
│ │ │ memory_test.(25).cnf.cdb
│ │ │ memory_test.(25).cnf.hdb
│ │ │ memory_test.(26).cnf.cdb
│ │ │ memory_test.(26).cnf.hdb
│ │ │ memory_test.(27).cnf.cdb
│ │ │ memory_test.(27).cnf.hdb
│ │ │ memory_test.(3).cnf.cdb
│ │ │ memory_test.(3).cnf.hdb
│ │ │ memory_test.(4).cnf.cdb
│ │ │ memory_test.(4).cnf.hdb
│ │ │ memory_test.(5).cnf.cdb
│ │ │ memory_test.(5).cnf.hdb
│ │ │ memory_test.(6).cnf.cdb
│ │ │ memory_test.(6).cnf.hdb
│ │ │ memory_test.(7).cnf.cdb
│ │ │ memory_test.(7).cnf.hdb
│ │ │ memory_test.(8).cnf.cdb
│ │ │ memory_test.(8).cnf.hdb
│ │ │ memory_test.(9).cnf.cdb
│ │ │ memory_test.(9).cnf.hdb
│ │ │ memory_test.asm.qmsg
│ │ │ memory_test.asm.rdb
│ │ │ memory_test.cbx.xml
│ │ │ memory_test.cmp.idb
│ │ │ memory_test.cmp.rdb
│ │ │ memory_test.cmp_merge.kpt
│ │ │ memory_test.cyclonev_io_sim_cache.ff_100c_fast.hsd
│ │ │ memory_test.cyclonev_io_sim_cache.ff_n40c_fast.hsd
│ │ │ memory_test.cyclonev_io_sim_cache.ii_100c_slow.hsd
│ │ │ memory_test.cyclonev_io_sim_cache.ii_n40c_slow.hsd
│ │ │ memory_test.db_info
│ │ │ memory_test.eda.qmsg
│ │ │ memory_test.fit.qmsg
│ │ │ memory_test.hier_info
│ │ │ memory_test.hif
│ │ │ memory_test.lpc.html
│ │ │ memory_test.lpc.rdb
│ │ │ memory_test.lpc.txt
│ │ │ memory_test.map.ammdb
│ │ │ memory_test.map.bpm
│ │ │ memory_test.map.cdb
│ │ │ memory_test.map.hdb
│ │ │ memory_test.map.kpt
│ │ │ memory_test.map.logdb
│ │ │ memory_test.map.qmsg
│ │ │ memory_test.map.rdb
│ │ │ memory_test.map_bb.cdb
│ │ │ memory_test.map_bb.hdb
│ │ │ memory_test.map_bb.logdb
│ │ │ memory_test.pre_map.hdb
│ │ │ memory_test.root_partition.map.reg_db.cdb
│ │ │ memory_test.routing.rdb
│ │ │ memory_test.rtlv.hdb
│ │ │ memory_test.rtlv_sg.cdb
│ │ │ memory_test.rtlv_sg_swap.cdb
│ │ │ memory_test.sld_design_entry.sci
│ │ │ memory_test.sld_design_entry_dsc.sci
│ │ │ memory_test.smart_action.txt
│ │ │ memory_test.sta.qmsg
│ │ │ memory_test.sta.rdb
│ │ │ memory_test.tiscmp.fast_1100mv_100c.ddb
│ │ │ memory_test.tiscmp.fast_1100mv_n40c.ddb
│ │ │ memory_test.tiscmp.slow_1100mv_100c.ddb
│ │ │ memory_test.tiscmp.slow_1100mv_n40c.ddb
│ │ │ memory_test.tis_db_list.ddb
│ │ │ memory_test.tmw_info
│ │ │ memory_test.vpr.ammdb
│ │ │ memory_test_partition_pins.json
│ │ │ prev_cmp_memory_test.qmsg
│ │ │ shift_taps_7gv.tdf
│ │ │ shift_taps_dgv.tdf
│ │ │ shift_taps_mev.tdf
│ │ └ shift_taps_sev.tdf
│ ├ incremental_db
│ │ │ README
│ │ └ compiled_partitions
│ │ │ memory_test.db_info
│ │ │ memory_test.root_partition.cmp.ammdb
│ │ │ memory_test.root_partition.cmp.cdb
│ │ │ memory_test.root_partition.cmp.dfp
│ │ │ memory_test.root_partition.cmp.hbdb.cdb
│ │ │ memory_test.root_partition.cmp.hbdb.hdb
│ │ │ memory_test.root_partition.cmp.hbdb.sig
│ │ │ memory_test.root_partition.cmp.hdb
│ │ │ memory_test.root_partition.cmp.logdb
│ │ │ memory_test.root_partition.cmp.rcfdb
│ │ │ memory_test.root_partition.map.cdb
│ │ │ memory_test.root_partition.map.dpi
│ │ │ memory_test.root_partition.map.hbdb.cdb
│ │ │ memory_test.root_partition.map.hbdb.hb_info
│ │ │ memory_test.root_partition.map.hbdb.hdb
│ │ │ memory_test.root_partition.map.hbdb.sig
│ │ │ memory_test.root_partition.map.hdb
│ │ │ memory_test.root_partition.map.kpt
│ │ │ memory_test.root_partition.map.olf.cdb
│ │ │ memory_test.root_partition.map.olm.cdb
│ │ │ memory_test.root_partition.map.oln.cdb
│ │ │ memory_test.root_partition.map.opi
│ │ │ memory_test.root_partition.map.orf.cdb
│ │ │ memory_test.root_partition.map.orm.cdb
│ │ │ memory_test.root_partition.map.orn.cdb
│ │ │ memory_test.root_partition.rrp.cdb
│ │ │ memory_test.root_partition.rrp.hbdb.cdb
│ │ │ memory_test.root_partition.rrp.hbdb.hdb
│ │ │ memory_test.root_partition.rrp.hdb
│ │ │ memory_test.root_partition.rrp.kpt
│ │ │ memory_test.rrp.hdb
│ │ └ memory_test.rrs.cdb
│ ├ output_files
│ │ │ memory_test.asm.rpt
│ │ │ memory_test.done
│ │ │ memory_test.eda.rpt
│ │ │ memory_test.fit.rpt
│ │ │ memory_test.fit.smsg
│ │ │ memory_test.fit.summary
│ │ │ memory_test.flow.rpt
│ │ │ memory_test.jdi
│ │ │ memory_test.map.rpt
│ │ │ memory_test.map.summary
│ │ │ memory_test.pin
│ │ │ memory_test.sld
│ │ │ memory_test.sof
│ │ │ memory_test.sta.rpt
│ │ └ memory_test.sta.summary
│ └ simulation
│ └ modelsim
│ │ dmk_dpram.vt
│ │ dmk_dpram.vt.bak
│ │ memory_test.sft
│ │ memory_test.vo
│ │ memory_test_modelsim.xrf
│ │ memory_test_run_msim_rtl_verilog.do
│ │ memory_test_run_msim_rtl_verilog.do.bak
│ │ memory_test_run_msim_rtl_verilog.do.bak1
│ │ memory_test_run_msim_rtl_verilog.do.bak2
│ │ memory_test_run_msim_rtl_verilog.do.bak3
│ │ modelsim.ini
│ │ msim_transcript
│ │ shift_regs_xtap.vt
│ │ shift_regs_xtap.vt.bak
│ │ vsim.wlf
│ └ rtl_work
│ │ _info
│ │ _lib.qdb
│ │ _lib1_0.qdb
│ │ _lib1_0.qpg
│ │ _lib1_0.qtl
│ └ _vmake
├ ram
│ │ dmk_dpram.v
│ │ README.md
│ │ 仿真1.PNG
│ └ 仿真2.PNG
└ shiftreg_ram_based
│ shift_regs_xtap.v
└ shift_regs_xtap.v.bak