項目編號：E1513

文件大小：11M

源碼說明：帶中文注釋

開發(fā)環(huán)境：Verilog

簡要概述：

AXI4-Lite總線的主從機讀寫例程及代碼

目錄│文件列表:

 └ AXI4-Lite總線的主從機讀寫例程及代碼

    └ master_slave

       ├ master_ip

       │  └ myip_master_1.0

       │     ├ bd

       │     ├ example_designs

       │     │  ├ bfm_design

       │     │  └ debug_hw_design

       │     ├ hdl

       │     └ xgui

       ├ project_2.cache

       │  └ wt

       ├ project_2.hw

       ├ project_2.ip_user_files

       │  ├ ip

       │  │  ├ myip_master_0

       │  │  └ myip_Slave_0

       │  ├ mem_init_files

       │  └ sim_scripts

       │     ├ myip_master_0

       │     │  ├ activehdl

       │     │  ├ ies

       │     │  ├ modelsim

       │     │  ├ questa

       │     │  ├ riviera

       │     │  ├ vcs

       │     │  └ xsim

       │     └ myip_Slave_0

       │        ├ activehdl

       │        ├ ies

       │        ├ modelsim

       │        ├ questa

       │        ├ riviera

       │        ├ vcs

       │        └ xsim

       ├ project_2.runs

       │  ├ .jobs

       │  ├ myip_master_0_synth_1

       │  └ myip_Slave_0_synth_1

       ├ project_2.sim

       │  └ sim_1

       │     └ behav

       │        ├ xsim

       │        │  └ xsim.dir

       │        │     ├ test_tb_behav

       │        │     │  ├ obj

       │        │     │  └ webtalk

       │        │     └ xil_defaultlib

       │        └ xsim.dir

       │           ├ test_tb_behav

       │           │  └ webtalk

       │           └ xil_defaultlib

       ├ project_2.srcs

       │  ├ sim_1

       │  │  └ new

       │  └ sources_1

       │     ├ ip

       │     │  ├ myip_master_0

       │     │  │  ├ hdl

       │     │  │  ├ sim

       │     │  │  └ synth

       │     │  └ myip_Slave_0

       │     │     ├ drivers

       │     │     │  └ myip_Slave_v1_0

       │     │     │     ├ data

       │     │     │     └ src

       │     │     ├ hdl

       │     │     ├ sim

       │     │     └ synth

       │     └ new

       ├ project_2.tmp

       │  └ myip_slave_v1_0_project

       │     ├ myip_Slave_v1_0_project.cache

       │     │  └ wt

       │     ├ myip_Slave_v1_0_project.hw

       └ slave_ip

          └ myip_Slave_1.0

             ├ bd

             ├ drivers

             │  └ myip_Slave_v1_0

             │     ├ data

             │     └ src

             ├ example_designs

             │  ├ bfm_design

             │  └ debug_hw_design

             ├ hdl

             └ xgui