2021-10-17 21:32:02 索煒達電子 788
項目編號：E1551
文件大小：1.38M
源碼說明：帶中文注釋
開發(fā)環(huán)境：SystemVerilog
簡要概述：
FIR和LMS濾波器在FPGA中的實現(xiàn)
目錄│文件列表:
└ fpga-filter-implementation
├ Block_FIR_Implementation
│ │ Basys3_Master.xdc
│ │ Block_FIR.xpr
│ └ Block_FIR.srcs
│ ├ sim_1
│ │ └ new
│ │ └ Block_FIR_TB.v
│ └ sources_1
│ ├ ip
│ │ └ clk_wiz_0
│ │ │ clk_wiz_0.v
│ │ │ clk_wiz_0.veo
│ │ │ clk_wiz_0.xci
│ │ │ clk_wiz_0.xdc
│ │ │ clk_wiz_0.xml
│ │ │ clk_wiz_0_board.xdc
│ │ │ clk_wiz_0_clk_wiz.v
│ │ │ clk_wiz_0_ooc.xdc
│ │ ├ clk_wiz_v5_3_1
│ │ │ │ mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ │ mmcm_pll_drp_func_7s_pll.vh
│ │ │ │ mmcm_pll_drp_func_us_mmcm.vh
│ │ │ └ mmcm_pll_drp_func_us_pll.vh
│ │ └ doc
│ │ └ clk_wiz_v5_3_changelog.txt
│ └ new
│ │ Block_FIR.v
│ │ Block_FIR_Top.v
│ │ Data_Div4.v
│ │ Data_Mult4.v
│ │ FIR_Filter.v
│ └ ToneGen.v
├ Block_FIR_Simulation
│ │ Basys3_Master.xdc
│ │ Block_FIR.xpr
│ └ Block_FIR.srcs
│ ├ sim_1
│ │ └ new
│ │ └ Block_FIR_TB.v
│ └ sources_1
│ ├ ip
│ │ └ clk_wiz_0
│ │ │ clk_wiz_0.v
│ │ │ clk_wiz_0.veo
│ │ │ clk_wiz_0.xci
│ │ │ clk_wiz_0.xdc
│ │ │ clk_wiz_0.xml
│ │ │ clk_wiz_0_board.xdc
│ │ │ clk_wiz_0_clk_wiz.v
│ │ │ clk_wiz_0_ooc.xdc
│ │ ├ clk_wiz_v5_3_1
│ │ │ │ mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ │ mmcm_pll_drp_func_7s_pll.vh
│ │ │ │ mmcm_pll_drp_func_us_mmcm.vh
│ │ │ └ mmcm_pll_drp_func_us_pll.vh
│ │ └ doc
│ │ └ clk_wiz_v5_3_changelog.txt
│ └ new
│ │ Block_FIR.v
│ │ Block_FIR_Top.v
│ │ Data_Div4.v
│ │ Data_Mult4.v
│ │ FIR_Filter.v
│ └ ToneGen.v
├ Block_LMS_Implementation
│ │ Basys3_Master.xdc
│ │ BLMS.xpr
│ └ BLMS.srcs
│ ├ sim_1
│ │ └ new
│ │ └ BLMS_TB.v
│ └ sources_1
│ ├ ip
│ │ └ clk_wiz_0
│ │ │ clk_wiz_0.v
│ │ │ clk_wiz_0.veo
│ │ │ clk_wiz_0.xci
│ │ │ clk_wiz_0.xdc
│ │ │ clk_wiz_0.xml
│ │ │ clk_wiz_0_board.xdc
│ │ │ clk_wiz_0_clk_wiz.v
│ │ │ clk_wiz_0_ooc.xdc
│ │ ├ clk_wiz_v5_3_1
│ │ │ │ mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ │ mmcm_pll_drp_func_7s_pll.vh
│ │ │ │ mmcm_pll_drp_func_us_mmcm.vh
│ │ │ └ mmcm_pll_drp_func_us_pll.vh
│ │ └ doc
│ │ └ clk_wiz_v5_3_changelog.txt
│ └ new
│ │ BLMS_Block.v
│ │ BLMS_ECU.v
│ │ BLMS_Top.v
│ │ Data_Div4.v
│ │ Data_Mult4.v
│ │ FIR_Filter.v
│ │ lfsr.v
│ └ ToneGen.v
├ Block_LMS_Simulation
│ │ BLMS.xpr
│ └ BLMS.srcs
│ ├ sim_1
│ │ └ new
│ │ └ BLMS_TB.v
│ └ sources_1
│ ├ ip
│ │ └ clk_wiz_0
│ │ │ clk_wiz_0.v
│ │ │ clk_wiz_0.veo
│ │ │ clk_wiz_0.xci
│ │ │ clk_wiz_0.xdc
│ │ │ clk_wiz_0.xml
│ │ │ clk_wiz_0_board.xdc
│ │ │ clk_wiz_0_clk_wiz.v
│ │ │ clk_wiz_0_ooc.xdc
│ │ ├ clk_wiz_v5_3_1
│ │ │ │ mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ │ mmcm_pll_drp_func_7s_pll.vh
│ │ │ │ mmcm_pll_drp_func_us_mmcm.vh
│ │ │ └ mmcm_pll_drp_func_us_pll.vh
│ │ └ doc
│ │ └ clk_wiz_v5_3_changelog.txt
│ └ new
│ │ BLMS_Block.v
│ │ BLMS_ECU.v
│ │ BLMS_Top.v
│ │ Data_Div4.v
│ │ Data_Mult4.v
│ │ FIR_Filter.v
│ │ lfsr.v
│ └ ToneGen.v
├ FIR_Implementation
│ │ Basys3_Master.xdc
│ │ ToneGen.v
│ └ project_1
│ │ project_1.xpr
│ └ project_1.srcs
│ ├ sim_1
│ │ └ new
│ │ └ TB_ToneGen.v
│ └ sources_1
│ ├ ip
│ │ └ clk_wiz_0
│ │ │ clk_wiz_0.v
│ │ │ clk_wiz_0.veo
│ │ │ clk_wiz_0.xci
│ │ │ clk_wiz_0.xdc
│ │ │ clk_wiz_0.xml
│ │ │ clk_wiz_0_board.xdc
│ │ │ clk_wiz_0_clk_wiz.v
│ │ │ clk_wiz_0_ooc.xdc
│ │ ├ clk_wiz_v5_3_1
│ │ │ │ mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ │ mmcm_pll_drp_func_7s_pll.vh
│ │ │ │ mmcm_pll_drp_func_us_mmcm.vh
│ │ │ └ mmcm_pll_drp_func_us_pll.vh
│ │ └ doc
│ │ └ clk_wiz_v5_3_changelog.txt
│ └ new
│ │ clk_en.v
│ │ filter_top.v
│ └ FIR_Filter.v
├ FIR_Simulation
│ │ Basys3_Master.xdc
│ │ ToneGen.v
│ └ project_1
│ │ project_1.xpr
│ └ project_1.srcs
│ ├ sim_1
│ │ └ new
│ │ └ TB_ToneGen.v
│ └ sources_1
│ ├ ip
│ │ └ clk_wiz_0
│ │ │ clk_wiz_0.dcp
│ │ │ clk_wiz_0.v
│ │ │ clk_wiz_0.veo
│ │ │ clk_wiz_0.xci
│ │ │ clk_wiz_0.xdc
│ │ │ clk_wiz_0.xml
│ │ │ clk_wiz_0_board.xdc
│ │ │ clk_wiz_0_clk_wiz.v
│ │ │ clk_wiz_0_ooc.xdc
│ │ │ clk_wiz_0_sim_netlist.v
│ │ │ clk_wiz_0_sim_netlist.vhdl
│ │ │ clk_wiz_0_stub.v
│ │ │ clk_wiz_0_stub.vhdl
│ │ ├ clk_wiz_v5_3_1
│ │ │ │ mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ │ mmcm_pll_drp_func_7s_pll.vh
│ │ │ │ mmcm_pll_drp_func_us_mmcm.vh
│ │ │ └ mmcm_pll_drp_func_us_pll.vh
│ │ └ doc
│ │ └ clk_wiz_v5_3_changelog.txt
│ └ new
│ │ clk_en.v
│ │ filter_top.v
│ └ FIR_Filter.v
├ LMS_Implementation
│ │ Basys3_Master.xdc
│ │ clk_en.v
│ │ delay_line.v
│ │ filter_top.v
│ │ FIR_Filter.v
│ │ lfsr.v
│ │ LMS_Adapt.v
│ │ LMS_Adaptive_Filter.xpr
│ │ TB_LMS_Adapt.v
│ │ ToneGen.v
│ └ LMS_Adaptive_Filter.srcs
│ └ sources_1
│ └ ip
│ └ clk_wiz_0
│ │ clk_wiz_0.dcp
│ │ clk_wiz_0.v
│ │ clk_wiz_0.veo
│ │ clk_wiz_0.xci
│ │ clk_wiz_0.xdc
│ │ clk_wiz_0.xml
│ │ clk_wiz_0_board.xdc
│ │ clk_wiz_0_clk_wiz.v
│ │ clk_wiz_0_ooc.xdc
│ │ clk_wiz_0_sim_netlist.v
│ │ clk_wiz_0_sim_netlist.vhdl
│ │ clk_wiz_0_stub.v
│ │ clk_wiz_0_stub.vhdl
│ ├ clk_wiz_v5_3_1
│ │ │ mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ mmcm_pll_drp_func_7s_pll.vh
│ │ │ mmcm_pll_drp_func_us_mmcm.vh
│ │ └ mmcm_pll_drp_func_us_pll.vh
│ └ doc
│ └ clk_wiz_v5_3_changelog.txt
├ LMS_Simulation
│ │ Basys3_Master.xdc
│ │ clk_en.v
│ │ delay_line.v
│ │ filter_top.v
│ │ FIR_Filter.v
│ │ lfsr.v
│ │ LMS_Adapt.v
│ │ LMS_Adaptive_Filter.xpr
│ │ TB_LMS_Adapt.v
│ │ ToneGen.v
│ └ LMS_Adaptive_Filter.srcs
│ └ sources_1
│ └ ip
│ └ clk_wiz_0
│ │ clk_wiz_0.dcp
│ │ clk_wiz_0.v
│ │ clk_wiz_0.veo
│ │ clk_wiz_0.xci
│ │ clk_wiz_0.xdc
│ │ clk_wiz_0.xml
│ │ clk_wiz_0_board.xdc
│ │ clk_wiz_0_clk_wiz.v
│ │ clk_wiz_0_ooc.xdc
│ │ clk_wiz_0_sim_netlist.v
│ │ clk_wiz_0_sim_netlist.vhdl
│ │ clk_wiz_0_stub.v
│ │ clk_wiz_0_stub.vhdl
│ ├ clk_wiz_v5_3_1
│ │ │ mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ mmcm_pll_drp_func_7s_pll.vh
│ │ │ mmcm_pll_drp_func_us_mmcm.vh
│ │ └ mmcm_pll_drp_func_us_pll.vh
│ └ doc
│ └ clk_wiz_v5_3_changelog.txt
└ Presentation
└ Filter+Implementation+on+a+FPGA+Board_Xueyan+Lu_06152017.pdf
