項目編號：E567

文件大小：9M

源碼說明：帶中文注釋

開發(fā)環(huán)境：Verilog

簡要概述：

Verilog系統(tǒng)中的DDR4仿真項目

目錄│文件列表:

 └ DDR4Sim

    │ ProjectPkg.zip

    ├ Design

    │  │ Architecture_design.docx

    │  │ Assersion Notes.txt

    │  │ C.JPG

    │  │ DDR4 Design_Verification.docx

    │  │ DDR4 Simulation Presentation.pptx

    │  │ Level 0 v2.bmp

    │  │ Level 0 v2.jpg

    │  │ Level 0 v2.vsdx

    │  │ Level 0 v3.JPG

    │  │ Level 0.jpg

    │  │ Level 0.vsdx

    │  │ Level 1.jpg

    │  │ Level 1.vsdx

    │  │ Proposal.docx

    │  │ Proposal.pdf

    │  └ Stimulus Methods.docx

    ├ Research

    │  │ Address Mapping.docx

    │  │ DDR2-3 Memory Sys Simulation - IEEE Letter.pdf

    │  │ DDR4 Board Design Notes - Altera.pdf

    │  │ DDR4 Memory Controller IP - Xilinx.pdf

    │  │ FinalProjectDescription.pdf

    │  └ JESD79-4.pdf

    ├ sim

    │  │ addr_file.txt

    │  │ Fulltest.txt

    │  │ Fulltest_sav.txt

    │  │ output.txt

    │  │ output_bl4.cpp

    │  │ record.txt

    │  │ run.do

    │  │ RWonly.txt

    │  │ test.txt

    │  │ vish_stacktrace.vstf

    │  │ vlog.opt

    │  │ vsim.wlf

    │  └ wave.do

    └ src

       │ Assertions.sv

       │ assertion_check.sv

       │ burst_act.sv

       │ burst_cas.sv

       │ burst_cas_sav.sv

       │ burst_conf.sv

       │ burst_data.sv

       │ burst_rw.sv

       │ burst_rw_sav.sv

       │ ctrl_interface.sv

       │ ddr_clock.sv

       │ ddr_controller.sv

       │ ddr_interface.sv

       │ ddr_package.pkg

       │ ddr_top.sv

       │ dimm_model.sv

       │ Fulltest.txt

       │ memory_check.sv

       │ Rand_Stimulus.sv

       │ readme.txt

       │ RWonly.txt

       │ Stimulus.sv

       │ Stimulus_save.sv

       │ tb_interface.sv

       │ test.sv

       └ test.sv.bak