項目編號：E679

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源碼說明：帶中文注釋

開發(fā)環(huán)境：Verilog

簡要概述：

基于FPGA的通信信號源設(shè)計

目錄│文件列表:

 └ 基于FPGA的通信信號源設(shè)計

    │ pdsk.png

    │ 仿真操作步驟.doc

    │ 仿真數(shù)據(jù)，供論文用.doc

    │ 開發(fā)板操作說明.doc

    │ 系統(tǒng)框圖.png

    │ 系統(tǒng)框圖.vsd

    │ 要求.txt

    │ 頻率計算表（50M時鐘）.xlsx

    ├ 基于FPGA的通信信號源

    │  │ 仿真數(shù)據(jù)，供論文用.doc

    │  │ 開發(fā)板操作說明.doc

    │  │ 注意.txt

    │  │ 系統(tǒng)框圖.png

    │  ├ dds_code

    │  │  │ 220model.v

    │  │  │ adder_10.v

    │  │  │ adder_32.v

    │  │  │ altera_mf.v

    │  │  │ ask_code.v

    │  │  │ DDS.v

    │  │  │ dds_code.mpf

    │  │  │ DDS_top.v

    │  │  │ DDS_top_vlg_tst.v

    │  │  │ dpsk_code.v

    │  │  │ fsk_code.v

    │  │  │ m_ser.v

    │  │  │ psk_code.v

    │  │  │ reg32.v

    │  │  │ reg_10.v

    │  │  │ sin.mif

    │  │  │ sin.ver

    │  │  │ sin_rom.v

    │  │  │ vsim.wlf

    │  │  └ work

    │  │     │ _info

    │  │     ├ @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s

    │  │     │  │ verilog.asm

    │  │     │  │ _primary.dat

    │  │     │  └ _primary.vhd

    │  │     ├ @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n

    │  │     │  │ _primary.dat

    │  │     │  └ _primary.vhd

    │  │     ├ @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n

    │  │     │  │ verilog.asm

    │  │     │  │ _primary.dat

    │  │     │  └ _primary.vhd

    │  │     ├ @d@d@s

    │  │     │  │ verilog.asm

    │  │     │  │ _primary.dat

    │  │     │  └ _primary.vhd