2021-10-03 19:21:03 索煒達(dá)電子 859
項目編號：E1367
文件大?。?.77M
源碼說明：帶中文注釋
開發(fā)環(huán)境：Verilog
簡要概述：
用Verilog HDL實現(xiàn)Virtex-7 FPGA的CNN加速
目錄│文件列表:
└ 用Verilog HDL實現(xiàn)Virtex-7 FPGA的CNN加速
└ convolution_network_on_FPGA
├ v7-415t_0.5ms
│ │ clk_div.v
│ │ CNN_top.v
│ │ conv_adder18.v
│ │ conv_adder36.v
│ │ k2_out.v
│ │ k3_out.v
│ │ max_output.v
│ │ m_conv_1_1.v
│ │ m_conv_1_10.v
│ │ m_conv_1_11.v
│ │ m_conv_1_12.v
│ │ m_conv_1_13.v
│ │ m_conv_1_14.v
│ │ m_conv_1_15.v
│ │ m_conv_1_16.v
│ │ m_conv_1_17.v
│ │ m_conv_1_18.v
│ │ m_conv_1_2.v
│ │ m_conv_1_3.v
│ │ m_conv_1_4.v
│ │ m_conv_1_5.v
│ │ m_conv_1_6.v
│ │ m_conv_1_7.v
│ │ m_conv_1_8.v
│ │ m_conv_1_9.v
│ │ m_conv_3.v
│ │ m_conv_5.v
│ │ m_fc.v
│ │ m_layer_input_0.v
│ │ m_layer_input_1.v
│ │ m_layer_input_2.v
│ │ m_layer_input_3.v
│ │ m_layer_input_4.v
│ │ m_layer_input_5.v
│ │ m_max_relu_2.v
│ │ m_max_relu_4.v
│ └ tb.v
├ v7-485t_0.3ms
│ │ clk_div.v
│ │ CNN_top.v
│ │ conv_adder18.v
│ │ conv_adder36.v
│ │ k2_out.v
│ │ k3_out.v
│ │ max_output.v
│ │ m_conv_1_1.v
│ │ m_conv_1_10.v
│ │ m_conv_1_11.v
│ │ m_conv_1_12.v
│ │ m_conv_1_13.v
│ │ m_conv_1_14.v
│ │ m_conv_1_15.v
│ │ m_conv_1_16.v
│ │ m_conv_1_17.v
│ │ m_conv_1_18.v
│ │ m_conv_1_2.v
│ │ m_conv_1_3.v
