項目編號：E889

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源碼說明：帶中文注釋

開發(fā)環(huán)境：Verilog

簡要概述

目錄│文件列表:

 └ FPGA CNN

    │ alenxnet_verilog.pdf

    │ BNN.pdf

    │ c_ug1046-ultrafast-design-methodology-guide.pdf

    │ eame-2015-xilinx-paper-v1-8.pdf

    │ farabet-suml-11.pdf

    │ FPGA  -CNN 存儲加速.pdf

    │ FPGA_DNN.pdf

    │ HC28.22.411-Neural-Net-Accleration-Yao-DeePhi-0821.pdf

    │ int8.pdf

    │ 從多線程的FPGA的CNN推理加速器合成.pdf

    ├ FPGA_Based_CNN(verilog)

    │  │ Using the User Application.pdf

    │  │ 說明.txt

    │  ├ .git

    │  │  │ config

    │  │  │ description

    │  │  │ HEAD

    │  │  │ index

    │  │  │ packed-refs

    │  │  ├ hooks

    │  │  │  │ applypatch-msg.sample

    │  │  │  │ commit-msg.sample

    │  │  │  │ fsmonitor-watchman.sample

    │  │  │  │ post-update.sample

    │  │  │  │ pre-applypatch.sample

    │  │  │  │ pre-commit.sample

    │  │  │  │ pre-push.sample

    │  │  │  │ pre-rebase.sample

    │  │  │  │ pre-receive.sample

    │  │  │  │ prepare-commit-msg.sample

    │  │  │  └ update.sample

    │  │  ├ info

    │  │  │  └ exclude

    │  │  ├ logs

    │  │  │  │ HEAD

    │  │  │  └ refs

    │  │  │     ├ heads

    │  │  │     │  └ master

    │  │  │     └ remotes

    │  │  │        └ origin

    │  │  │           └ HEAD

    │  │  ├ objects

    │  │  │  └ pack

    │  │  │     │ pack-cf3d9fb2b386aba43a2acac1ee0588bbe6046059.idx

    │  │  │     └ pack-cf3d9fb2b386aba43a2acac1ee0588bbe6046059.pack

    │  │  └ refs

    │  │     ├ heads

    │  │     │  └ master

    │  │     └ remotes

    │  │        └ origin

    │  │           └ HEAD

    │  ├ DE5Net_Conv_Accelerator

    │  │  │ avalon_bridge.v

    │  │  │ avalon_bridge_hw.tcl

    │  │  │ bit_width.vh

    │  │  │ cent_ctrl.v

    │  │  │ cent_ctrl_hw.tcl

    │  │  │ clock.v

    │  │  │ Clock_hw.tcl

    │  │  │ cnn_parameters.vh

    │  │  │ conv.v

    │  │  │ conv_old.v

    │  │  │ DE5Net_Conv_Accelerator.dpf

    │  │  │ DE5Net_Conv_Accelerator.htm

    │  │  │ DE5Net_Conv_Accelerator.qpf

    │  │  │ DE5Net_Conv_Accelerator.qsf

    │  │  │ DE5Net_Conv_Accelerator.SDC

    │  │  │ DE5Net_Conv_Accelerator.sld

    │  │  │ DE5Net_Conv_Accelerator.v

    │  │  │ DE5Net_Conv_Accelerator_assignment_defaults.qdf

    │  │  │ fifo_v2.qip

    │  │  │ fifo_v2.v

    │  │  │ ifm_loader.v

    │  │  │ main_states.vh

    │  │  │ main_state_actions.v

    │  │  │ main_state_machine.v

    │  │  │ memory_export.v

    │  │  │ memory_export2.v

    │  │  │ memory_export2_hw.tcl

    │  │  │ memory_export_hw.tcl

    │  │  │ mem_init.mif

    │  │  │ mem_system.qsys

    │  │  │ mem_system.sopcinfo

    │  │  │ mem_system_mem_if_ddr3_emif_0_p0_all_pins.txt

    │  │  │ mem_system_mem_if_ddr3_emif_0_p0_summary.csv

    │  │  │ new_rtl_netlist

    │  │  │ ofm_loader.v

    │  │  │ ofm_wb.v

    │  │  │ old_rtl_netlist

    │  │  │ parameters.vh

    │  │  │ pcie_system.qsys

    │  │  │ pcie_system.sopcinfo

    │  │  │ pll_reconfig_xcvr_clk_src.qip

    │  │  │ pll_reconfig_xcvr_clk_src.v

    │  │  │ read_states.vh

    │  │  │ read_state_actions.v

    │  │  │ rom_script.py

    │  │  │ serv_req_info.txt

    │  │  │ toSevenSeg.v

    │  │  │ weight_loader.v

    │  │  ├ .qsys_edit

    │  │  │  │ filters.xml

    │  │  │  │ mem_system.xml

    │  │  │  │ mem_system_schematic.nlv

    │  │  │  │ pcie_system.xml

    │  │  │  │ pcie_system_schematic.nlv

    │  │  │  └ preferences.xml

    │  │  ├ db

    │  │  │  │ DE5Net_Conv_Accelerator.db_info

    │  │  │  └ DE5Net_Conv_Accelerator.sld_design_entry.sci

    │  │  └ pll_reconfig_xcvr_clk_src

    │  │     │ pll_reconfig_xcvr_clk_src_0002.qip

    │  │     └ pll_reconfig_xcvr_clk_src_0002.v

    │  └ pcie_linux_driver

    │     │ .altera_dma.ko.cmd

    │     │ .altera_dma.mod.o.cmd

    │     │ .altera_dma.o.cmd

    │     │ .built-in.o.cmd

    │     │ .goutputstream-0Y4HMY

    │     │ .goutputstream-2BLFMY

    │     │ .goutputstream-AXCMMY

    │     │ .goutputstream-O215MY

    │     │ .goutputstream-QK7EMY

    │     │ .goutputstream-QPOYMY

    │     │ .goutputstream-RQCNMY

    │     │ altera.dma.hmc

    │     │ altera_dma.c

    │     │ altera_dma.cmc

    │     │ altera_dma.h

    │     │ altera_dma.ko

    │     │ altera_dma.ko.unsigned

    │     │ altera_dma.mod.c

    │     │ altera_dma.mod.o

    │     │ altera_dma.o

    │     │ altera_dma.tmp_c

    │     │ altera_dma_cmd.h

    │     │ altera_dma_load

    │     │ built-in.o

    │     │ genRandData.py

    │     │ install

    │     │ Makefile

    │     │ Module.symvers

    │     │ modules.order

    │     │ README

    │     │ run

    │     │ unload

    │     ├ .tmp_versions

    │     │  └ altera_dma.mod

    │     └ user

    │        │ .goutputstream-2414NY

    │        │ .goutputstream-8WEYNY

    │        │ .goutputstream-MHRGMY

    │        │ user

    │        └ user.c

    └ lenet_verilog

       │ cnn.v

       │ ConvLayer.v

       │ FullyConnected.v

       │ Lenet.xise

       │ neuron.v

       │ poolingfilter.v

       │ poolinglayer.v

       │ testbench.v

       ├ ipcore_dir

       │  └ coregen.log

       └ iseconfig

          │ ConvLayer.xreport

          │ Lenet.projectmgr

          │ neuron.xreport

          │ poolinglayer.xreport

          └ testbench.xreport